인텔, “차세대 반도체 패키징 기술로 무어의 법칙 재해석”

[IT동아 김영우 기자] 지금까지는 반도체의 성능을 높이기 위해선 일정 주기마다 공정의 미세도를 높이는 방법이 가장 효과적이라는 논리가 통용되곤 했다. 이른바 ‘무어의 법칙’이다. 하지만 27일, 인텔(Intel)은 인텔 액셀러레이티드(Intel Accelerated) 전략발표회를 통해 공정 외에 패키징 기술의 혁신을 통해 차세대 반도체 산업을 이끌겠다는 포부를 밝혔다. 이는 무어의 법칙에 대한 새로운 해석이기도 하다.

이날 인텔이 발표한 내용에 따르면 향후 인텔의 반도체 공정 로드맵은 ‘인텔 7(10nm 향상된 슈퍼핀)’ – ‘인텔 4(구 인텔 7nm)’ – ‘인텔 3’ – ‘인텔 20A’으로 이어진다. 향후 인텔은 공정의 미세화를 뜻하는 nm(나노미터, 10억분의 1미터) 수치 보다는 내부 구성 및 소재의 다양화에 따른 패키징 기술에 더 집중해 성능 향상을 추구한다고 밝혔다. 특히 인텔 20A의 경우, 옹스트롬(angstrom, 0.1nm)급 반도체의 시대를 연다는 의미를 담았다고 밝혔다. 다만 인텔 20A가 가 타사의 2nm급에 대응하는 로드맵이긴 하지만 정확히 2nm를 의미하는 것은 아니라는 부연설명도 덧붙였다.

그 중에서도 주목할 것은 인텔 20A(2024년 양산 예상)에 적용될 리본펫(Ribbon FET)과 파워비아(PowerVia) 기술이다. 리본펫은 인텔이 GAA(Gate-all-around) 트랜지스터를 적용한 것이다. 이는 이름 그대로 트랜지스터 내부 게이트의 모든 면을 감싸고 접촉면을 늘려 전자의 흐름 여부를 보다 효율적으로 제어할 수 있는 것이 특징이다.

파워비아 기술의 경우, 한쪽 면만 이용하던 기존 반도체 공정에서 벗어나 바닥면까지 활용해 전력을 공급하는 기술이다. 기존 반도체의 메탈레이어는 신호와 전력을 함께 공급하는 과정에서 경로가 복잡해지고 노이즈 발생 우려도 있었다. 인텔 파워비아 기술은 신호와 전력의 공급 경로를 분리해 깨끗한 신호를 효율적으로 전달할 수 있다는 점을 강조한다.

리본펫과 파워비아 기술은 지속적으로 발전을 거듭할 것이며 2025년 이후에는 이를 통해 한층 성능이 개선된 인텔 18A 로드맵도 준비되어 있다고 인텔은 밝혔다. 이와 더불어 인텔은 한층 복잡한 기능을 수행하기 위한 EMIB(Embedded Multi-die Interconnect Bridge) 기술을 적용해 대량 출하되는 최초의 차세대 데이터센터용 제온(Xeon) 제품인 ‘사파이어 래피즈(Sapphire Rapids)’도 준비하고 있다고 밝혔다. EMIB는 기능별로 구분된 다이를 만들어 붙이는 방식으로 단일 다이의 한계를 극복하는 기술이다.

향후 이를 한층 발전시킨 포베로스(Foveros), 포베로스 옴니(Foveros Omni), 포베로스 다이렉트(Foveros Direct) 기반 제품군이 등장할 것이라는 소식도 전했다. 이들은 2023년 준비될 예정이다. 대표적인 것이 포베로스를 적용한 ‘메테오 레이크(Meteor Lake, 14세대 코어로 예상)’ 프로세서, 그리고 2세대 포베로스를 기반으로 한 ‘폰테 베키오(Ponte Vecchio)’ GPU다.

이날 인텔의 발표 내용은 공정 면에서 타사에 비해 불리하다는 투자자들의 오해를 불식시키기 위함으로 보인다. nm 수치보다는 패키징 기술을 통한 성능향상에 더 주목해 달라는 의미다. 특히 최근 인텔은 반도체 파운드리(위탁생산) 시장에 다시 진출하면서 퀄컴 및 아마존을 비롯한 새로운 고객사도 확보했다. 인텔이 이러한 전략을 통해 삼성전자나 TSMC 등 파운드리 업계의 경쟁자들과 어떤 경쟁구도를 형성할 것인지 주목할 만하다.

글 / IT동아 김영우(pengo@itdonga.com)